高レベルでの SFDR の増加の限界を理解する

スプリアスフリー ダイナミック レンジ (SFDR) は、回路の直線性性能を特徴付ける一般的な方法です。 この仕様は、通信システムを扱う場合に特に役立ちます。 この記事では、AD コンバータ (ADC) の一般的な機能を検討しながら、ADC の SFDR 性能を制限する 2 つの主要な非直線性の原因、つまりサンプル アンド ホールド (S/H) 回路と ADC のエンコーダ部分について説明します。

また、ADC における SFDR と SNR (信号対雑音比) の間の一般的なトレードオフについても学び、ADC の SFDR を改善するためのディザリング技術の適用に関する将来の記事での興味深い議論の基礎を築きます。 ディザリングは、AD 変換システムの特定のパフォーマンス面を向上させるために、ADC 入力に適切なノイズ成分を意図的に追加する手法です。 ノイズを追加することで SFDR を改善できるというのは魔法のように思えます。

ただし、本題に入る前に、SFDR とは何か、そしてなぜそれが重要なのかを簡単に確認してみましょう。

回路の直線性を特徴付けるために使用できるいくつかの異なる仕様があります。 よく使用される仕様の 1 つは SFDR メトリックです。 このメトリクスは、対象の帯域幅における最大のスプリアスに対する目的の信号振幅の比として定義されます (図 1)。

ADC に関しては、SFDR は、ADC が大きな信号の存在下でどのようにして小さな信号を同時に処理できるかを示します。 例として、受信機アプリケーションを考えてみましょう。 ADC 入力が +1 dBm ブロッカーと -75 dBm の希望信号で構成されているとします。 この場合、ADC の非線形性により、大きなブロッカーによって ADC 出力に不要なスプリアスが発生する可能性があります。 これらの不要なスプリアスは、図 2 の紫色のコンポーネントで示されています。

スプリアスが目的の信号に十分近く、十分に大きい場合、SNR が許容できないレベルまで低下する可能性があります。 今日の通信システムの厳しい要求により、95 dB の範囲の高い SFDR 値が必要になる場合があります。 ただし、汎用の ADC はこのレベルの直線性を提供できません。 以下の表 1 は、アナログ デバイセズの 4 つの高性能 ADC のいくつかの主要パラメータを比較したもので、高性能 ADC の SFDR 範囲について理解するのに役立ちます。

さらに、この表は、SNR メトリックと SFDR メトリックの間のトレードオフを強調しています。 この表の最初の 3 つの ADC は、同じ IC テクノロジーを使用し、消費電力が同じであるため、SFDR と SNR の間には逆の関係があります。 このトレードオフの原因については、この記事の後半で説明します。 その前に、重要な質問に答えてみましょう。高速 ADC で SFDR を向上させる場合の主な制限は何ですか?

ADC は、フラッシュ、SAR、デルタシグマ (ΔΣ)、パイプライン構造など、さまざまな回路アーキテクチャに基づいて設計された複雑なシステムです。 アーキテクチャと特定の回路実装に応じて、さまざまな回路コンポーネントが非線形性の主な原因となる可能性があります。 多数の設計がありますが、高速 ADC で SFDR を高めるには 2 つの大きな制限、つまり S/H 回路と ADC のエンコーダ部分が依然として認識されています。 これをよりよく理解するには、図 3 に示す SAR ADC のブロック図を検討してください。

SAR デジタル化アルゴリズムの最初のステップはサンプリング フェーズであり、このフェーズ中に S/H が入力値を取得します。 このサンプルは変換フェーズ全体にわたって保持されます。 変換フェーズでは、取得されたサンプルが適切なしきい値レベルと連続的に比較され、入力と等価なデジタル値が求められます。 出力のすべてのビットを決定するには、1 クロック サイクルが必要です。 サンプリング フェーズにも 1 クロック サイクルかかると仮定すると、N ビット SAR ADC には N + 1 クロック サイクルが必要になります。 図 4 に、3 ビット SAR ADC の S/H 出力としきい値の波形を示します。

ここで重要な点は、特定の変換フェーズでは、入力周波数が何であっても、S/H に続く回路コンポーネントが理想的には DC 信号で動作するということです。 したがって、コンパレータまたは SAR ADC の内部 DAC (デジタル - アナログ コンバータ) 内の非直線性は、入力周波数によって変化しません。 ADC のエンコーダ部分の非線形性が、システムの静的 (または DC) 非線形性に寄与していると言えます。 静的非線形性は、ADC の伝達関数における DNL (微分非線形性) 誤差と INL (積分非線形性) 誤差によって特徴付けられます。

S/H 非線形性はどうですか? DC 信号を効果的に処理するエンコーダ部分とは異なり、S/H は AC 信号を「認識」します。 次のセクションでは、S/H 非線形性の重要な部分が入力周波数に応じてどのように変化するかについて説明します。 結果として、S/H は ADC の動的 (または AC) 直線性を決定します。

S/H の非直線性について理解するには、図 5 に示す単純な S/H 回路を考えてください。

この基本的な S/H は、サンプリング スイッチ S1 と、取得したサンプルを保存するために使用されるホールド コンデンサ (Chold) で構成されます。

回路動作は、サンプリング (または取得モード) とホールド モードの 2 つのモードで構成されます。 サンプリング モードでは、スイッチがオンになり、コンデンサの電圧が入力に追従します。 サンプリングの瞬間に、スイッチがオフになり、Chold が入力から切断されます。 これにより、コンデンサが取得したサンプルを保持するホールド モードが開始されます。

実際には、抵抗がゼロの理想的なスイッチを実現することはできません。 これを強調するために、上の図ではスイッチ抵抗 Rswitch を明示的に示しています。 スイッチ抵抗の熱ノイズは、高分解能ナイキスト レート ADC の主要なノイズ要因です。 これを回避するために、通常、ホールド コンデンサの値は帯域幅を制限し、結果としてシステムのノイズを制限するのに十分な大きさに選択されます。 ただし、帯域幅が限られているということは、S/H の出力が瞬時に最終値に到達できないことを意味します。 これは、RC ネットワークの時定数によるもので、 \(\tau = R_{switch}C_{hold}\) で与えられます。

図 6 に、S/H 動作の 1 サイクルの波形例を示します。

S/H は、最終値付近の指定された誤差帯域内に落ち着くまでに、図の「取得時間」で示されている時間が必要です。 取得時間が経過すると、S/H は小さな誤差で入力を追跡できます。 取得時間は、Rswitch、Chold の値、および最大許容誤差によって異なります。 さらに、取得時間により、ADC の最大サンプリング レートに上限が設けられます。

実際には、スイッチ抵抗は一定ではなく、入力レベルによって変化する可能性があります。 Rswitch が入力に依存すると、入力依存の位相シフトが発生し、高調波歪みが発生する可能性があります。 図 7 は、Rswitch が入力レベルとともに増加する場合の波形例を示しています。

この位相シフト (または非線形性) は周波数とともに変化することに注意してください。 たとえば、RC ネットワークの極よりもはるかに小さい周波数では、位相シフトはゼロであり、Rswitch の小さな変動は線形性にほとんど影響しません。 ただし、周波数が増加するにつれて、位相シフトはますます大きくなります。

入力による Rswitch の変化は、S/H 非線形性の原因の 1 つにすぎないことに言及する価値があります。 入力に依存するスイッチの電荷注入や入力に依存するサンプリングの瞬間などのメカニズムも、S/H 非線形性を引き起こす現象です。 後者のメカニズムは、スイッチがオフになる瞬間が入力レベルによって変化する可能性があるという事実を指します。

S/H 回路の周波数依存の非線形性は、ホールド コンデンサを駆動する回路のスルー レートが制限されていることを考慮することによっても説明できます。 図 8 は、典型的な S/H 回路のブロック図をより詳細に示しています。

この回路では、最初のアンプは信号源に高インピーダンスを与えることで入力をバッファします。 また、保持コンデンサを充電するための電流ゲインも提供します。 右側のアンプは出力バッファとして機能し、ホールド モード中に次の回路の入力インピーダンスによって S/H 出力電圧が放電されるのを防ぎます。 入力バッファの短絡出力電流を ISC とする。 これはバッファが CH に供給できる最大電流です。 したがって、スルーレート (または S/H 出力の最大変化率) は式 1 で与えられます。

\[スルー \text{ } レート = \frac{\Delta V}{\Delta t}=\frac{I_{SC}}{C_{H}}\]

正弦波入力の場合:

\[V_{in}=V_M sin(2 \pi ft)\]

信号の最大変化率は次の式で求められます。

\[max \big(\frac{dV_{in}}{dt}\big)=2 \pi fV_M\]

特定の大信号入力の場合、周波数を上げると信号の変化率が S/H のスルー レートより大きくなる可能性があります。 この場合、S/H 出力は入力に十分早く追従できず、信号歪みの問題が発生します。 多くの ADC が数メガヘルツの信号帯域幅を超えるとうまく動作しない主な理由は、急速に変化するアナログ入力に対応する適切なスルー レートを示す S/H の欠如です。

例として、Analog Devices の AD9042 を考えてみましょう。 AD9042 は広帯域、高 SFDR フロントエンドを備えて特別に設計されたコンバータですが、図 9 に示すように、その SFDR は入力周波数とともに低下します。

上記の説明は、この記事で前述した SNR-SFDR のトレードオフについても説明しています。 ホールド コンデンサが大きくなると、スルー レート (式 1) が低下し、歪みが大きくなります (または SFDR が小さくなります)。 一方、コンデンサを大きくするとシステム帯域幅が減少し、ノイズ性能が向上します (SNR が高くなります)。

上で説明したように、SFDR の改善には主に 2 つの制限があります。それは、S/H 回路によって生成される非線形性と、ADC のエンコーダ部分によって生成される非線形性です。 S/H 回路によって生成される歪みを軽減するために外部からできることは何もありません。 ただし、ディザリング技術により、ADC のエンコーダ部分からの非線形性を低減できます。 これについては、このシリーズの次の記事で説明します。

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