imec による裏面電源供給

バックサイドパワーデリバリーは、将来の IC プロセス改善にとって最も重要なテクノロジーの 1 つとみなされています。

Intelは来年この技術を製品に導入すると述べ、TSMCは2025年に顧客が利用できるようになると述べ、Samsungは2025年末に予定される2nmプロセスでこの技術が使用されると述べている。

アプライドでは、このテクノロジーが 2 世代のプロセス ノードに相当するものを提供すると特徴づけています。

このテクノロジーの先駆者である imec は、堀口直人氏とエリック・ベイン氏によるこの記事でこのテクノロジーについて説明しています。

「Future チップは、チップのフロントサイドを通じて電力を供給するという伝統を打ち破る可能性があります。バックサイド電力供給ネットワーク (BSPDN) は、明らかなパフォーマンス上の利点を示しています。

埋め込み電源レールの実装、ウェーハの極度の薄化、ナノスルーシリコンビア処理などの重要なプロセスステップの実現において、大きな進歩が得られました。

あ電力供給ネットワークは、ダイ上のアクティブデバイスに電源と基準電圧 (つまり、VDD と VSS) を最も効率的に供給するように設計されています。 従来は、バックエンドオブライン（BEOL）プロセスを通じて製造された低抵抗金属ワイヤのネットワークとして実現されていました。ウェーハの表面に 。 電力供給ネットワークは、この空間を信号ネットワーク、つまり信号を伝送するように設計された相互接続と共有します。

パッケージからトランジスタに電力を供給するために、電子は金属ワイヤとビアを通って BEOL スタックの 15 ～ 20 層すべてを通過します。ビアは、トランジスタに近づくにつれて徐々に狭くなります (したがって抵抗が高くなります)。 途中でエネルギーを失い、電力供給ができなくなったり、IRドロップ電源を落とすとき。 トランジスタに近づくと、つまりスタンダード セル レベルに到達すると、電子は BEOL の Mint 層に編成された VDD と VSS の電源レールとグランド レールに到達します。 これらのレールスペースを取る各スタンダードセルの境界および各スタンダードセルの間。 ここから、中間配線ネットワークを介して各トランジスタのソースとドレインに接続されます。

図 1 – 従来のフロントサイド電力供給ネットワークの概略図。

しかし、新しいテクノロジーが世代を重ねるごとに、この従来の BEOL アーキテクチャは、トランジスタのスケーリング パスに追いつくのに苦労しています。 現在、「電力相互接続」は、複雑な BEOL ネットワーク内のスペースをめぐってますます競争しており、配線リソースの少なくとも 20% を占めています。 また、電源レールとグランドレールは標準セルレベルでかなり大きな面積を占めます。標準的なセルの高さのスケーリングをさらに制限する 。 システムレベルでは、電力密度IR 降下が劇的に増加するため、設計者は電圧レギュレータとトランジスタの間の電力損失に許容される 10% のマージンを維持することが困難になります。

背面の電力供給ネットワークは、これらの問題に対処することを約束します。 アイデアは次のとおりです電力供給ネットワークを信号ネットワークから切り離す配電ネットワーク全体を、今日ではキャリアとしてのみ機能しているシリコンウェーハの裏面に移動することによって実現されます。 そこから、電子が複雑な BEOL スタックを通過する必要がなく、より幅が広く抵抗の低い金属線を介して標準セルに直接電力を供給できるようになります。 このアプローチは次のことを約束します利点 IR ドロップを軽減し、電力供給パフォーマンスを向上させ、BEOL での配線の混雑を軽減し、適切に設計されていれば、標準的なセル高さのさらなるスケーリングが可能になります。 [1]

図 2 – 背面の電力供給ネットワークにより、信号ネットワークから電力供給を切り離すことができます。

バックサイド電力供給ネットワークを製造するプロセス フローを詳しく説明する前に、以下を紹介します。2 つのテクノロジーを可能にするもの: 埋め込みパワーレール (BPR) およびナノスルーシリコンビア (nTSV)。

BPR はテクノロジーのスケーリングを促進するものですこれにより、標準セルの高さがさらに拡大され、IR ドロップが減少します。 これは、トランジスタの下に埋め込まれた金属線構造であり、一部は Si 基板内、一部は浅いトレンチ分離酸化物内に埋め込まれています。 従来、標準セル レベルで BEOL に実装されていた VDD および VSS 電源レールの役割を果たします。 BEOL からフロントエンド オブ ライン (FEOL) への歴史的な移行により、Mint トラックの数を減らすことができ、標準セルのさらなる縮小が可能になります。 さらに、標準セルに対して垂直に設計すると、レールのサイズを緩和できるため、IR ドロップがさらに減少します。

BPR の可能性は、nTSV と組み合わせることで最大限に活用できます。薄くされたウェーハの裏面に加工された高アスペクト比のビア 。 これらを組み合わせることで、最も効率的な方法で、つまり、IR ドロップの低減という点で最大の利益を得て、ウェーハの裏面からフロントエンドのアクティブデバイスに電力を供給することが可能になります。

図 3 – ナノシートが BPR と nTSV を介してウェーハの裏面に接続される裏面電力供給ネットワーク実装の概略図。

2019 年の IEDM カンファレンスでは、Arm と協力した imec 研究によってこれらの約束が定量化されました [2]。Arm がシミュレーションを実行しました高度な設計ルールで設計された中央処理装置 (CPU) の 1 つで実行されます。 彼らは、電力を供給する 3 つの方法、つまり従来のフロントサイド電力供給、BPR と組み合わせたフロントサイド電力供給、および BPR に着地する nTSV によるバックサイド電力供給を比較しました。 電力供給効率の点では、後者が明らかに勝者でした。 オンチップ電力ヒート マップは、フロントサイド電力供給を備えた BPR が従来のフロントサイド電力供給と比較して IR 降下を最大 1.7 倍削減できることを示しました。 しかし裏面電力供給を備えた BPR彼らはさらにうまくいきました：彼らは実質的にIRドロップを7倍に削減。

図 4 – 動的 IR ドロップに関するさまざまな電力供給アプローチの比較。

以下、それを紐解いていきますプロセスフローBSPDN の特定の実装を 1 つ作成します。nTSV– ウェーハ裏面を極薄化して加工 –BPR の上に着陸します 。 デバイス、たとえば、ウェハの前面で処理されるスケーリングされた FinFET は、BPR および nTSV を介してウェハの背面に接続されます。

図 5 – BPR が nTSV に接続されているバックサイド電力供給ネットワークのプロセス フロー。 簡略化のため、ステップ 2 と 3 では、BPR とデバイス間の接続など、ステップ 1 の詳細の一部が省略されています。

プロセス フローは、300 mm Si ウェーハの上に SiGe 層を成長させることから始まります。 SiGe 層は後に層として機能します。エッチストップ層ウェーハの薄化を終了します（ステップ 2）。 次に、薄い Si キャップ層を SiGe 層の上に成長させます。これが、デバイスの製造の開始点となります。デバイスと埋め込み電源レール 。 埋め込み電源レールは、浅いトレンチ分離後に定義されます。 Si キャッピング層にエッチングされたトレンチは、酸化物ライナーと金属、たとえば W や Ru で充填されます。 結果として得られる埋め込みレールは通常、幅約 30nm、ピッチ約 100nm です。 次に、金属を埋め込み、誘電体でキャップします。 デバイス (この場合、スケーリングされた FinFET) の処理は BPR の実装後に完了し、BPR は VBPR ビアと M0A ラインを介してトランジスタのソース/ドレイン領域に接続されます。 Cu メタライゼーションにより前面処理が完了します。

デバイスと BPR を含むウェーハが裏返され、「アクティブな」表面が表になります。ブランケットキャリアウェーハに接着 。 これは、室温での SiCN 同士の誘電体融着と、それに続く 250°C での接合後のアニールを使用して実現されます。 次に、第１のウェハの裏面を、ＳｉＧｅエッチストップが位置する位置まで薄くすることができる。間伐裏面研削、化学機械研磨 (CMP)、ドライおよびウェット エッチング ステップを順次組み合わせることによって可能になります。 次のステップで SiGe 層が除去され、ウェハは nTSV 処理の準備が整います。

裏面パッシベーション層を堆積した後、nTSV はパターン化されていますスルーSiアライメントリソグラフィープロセスによりウェーハ裏面からの加工を行います。 nTSV は Si (数 100nm の深さ) をエッチングされ、BPR の先端に着地します。 次に、nTSV は次のとおりです。満たされた酸化物ライナーと金属 (W) 付き。 この特定の実装では、標準セルの面積を消費することなく、200nm ピッチで統合されています。 フローは 1 つ以上の処理によって完了します裏面金属層、nTSVを介してウェーハの裏面を表面のBPRに電気的に接続します。

裏面電力供給ネットワークの実装により、チップ製造に新しいステップが追加されます。 過去数年間にわたり、imec はさまざまな重要な技術の構成要素を実証し、新しい生産ステップの課題に徐々に対処してきました。 [3,4,5]

提案された製造フローでは、デバイス処理の前に、埋め込み電源レールが FEOL に実装されます。 この実装は、金属レールがその後のデバイス製造中に適用される高温プロセスステップにさらされることを意味します。 チップメーカーにとって、これは数十年前に BEOL に Cu を導入するのと同じくらい破壊的なものに見えるかもしれません。 したがって、BPRの製造に使用される金属の選択重要です。 Imec は、高融点金属 (Ru や W などの耐熱性の高い金属元素) で作られた埋め込み電源レールの統合を実証することに成功しました。 後続の FEOL 処理中に金属レールをキャップした状態に保つことは、フロントエンドの汚染を避けるための追加の手段でした。

Imec は、nTSV を BPR と組み合わせて使用​​することは、スケーラビリティとパフォーマンスの点で非常に有望な実装スキームであると考えています。 バックサイド電力供給ネットワークの他の実装も同様に存在し、それぞれ電力供給パフォーマンス、標準セル領域の消費量、およびフロントエンドのオフラインの複雑さをトレードオフします。

極端なウェーハの薄化 nTSV を露出させ、その抵抗率 (したがって IR 降下) を最小限に抑えるには、数 100nm までの Si が必要です。 これにより、さまざまなウェーハの薄化ステップ中に引き起こされる可能性のある、許容される厚さの変動が厳しく制限されます。 imec は複数のパートナーと協力して、エッチングに使用される化学薬品を改良しています。 たとえば、最後のウェット エッチングにより、SiGe 層上で停止する選択性の高いソフト ランディング プロセスが可能になります。 薄層化プロセスの最終ステップでは、Si に対する非常に高い選択性が必要な専用の化学薬品で SiGe エッチ ストップ層が除去されます。 このようにして、Si キャップ層を露出させることができます。総厚さの変動は40nm未満。

もう一つの懸念は、熱影響これは、（熱を放散させる）Si 基板が極端に薄くなったために生じるデバイスの自己発熱に影響します。 予備的なモデリング作業では、自己発熱効果がウェーハ裏面の金属線によって大幅に抑制され、横方向の熱拡散がさらに増加することが示されています。 さらなる洞察を得るために、より詳細な熱シミュレーションが現在進行中です。 [6]

ウェーハ接合ステップでは、本質的に最初の「アクティブ」ウェーハが歪みます。 この歪みは、ウェハの裏面に nTSV をパターン化するために必要なリソグラフィー ステップに課題をもたらします。 より具体的には、nTSV を最下位の BPR 層に位置合わせする必要がある精度が課題となります。 標準セル寸法のフィーチャを扱っているため、オーバーレイ要件は 10nm よりも優れている必要があります。 しかし、従来のリソグラフィーのアライメントでは、ウェーハの歪み 。 幸いなことに、ウェハ間の接合の進歩により、アライメント誤差と歪みの値を大幅に減らすことができます。 さらに、高度なリソグラフィー補正技術を使用することで、オーバーレイエラーBPR 構造に関する nTSV リソグラフィーの効果は次のように減らすことができます。10nm未満。

重要な疑問が 1 つ残っています。BPR 統合、ウェーハの薄化、nTSV 処理などの新たに追加されたプロセス ステップは、フロントエンドで製造されるデバイスの電気的性能に影響を与えますか?

この質問に答えるために、imec は最近、試験車両製造フローと上記の改良されたプロセスステップを使用します。 このテスト車両では、スケーリングされた FinFET が、厳密なオーバーレイ制御により、BPR に着地する深さ 320 nm の nTSV を介してウェーハの裏面に接続されます。 BPR は、M0A 層と V0 ビアを介して前面メタライゼーションにも接続します。 とりわけ、この前面接続により、研究者は背面処理の前後でデバイスの電気的性能を評価できるようになりました。 この試験車両で imec は次のことを示しました。FinFETの性能は低下しなかった最適なデバイス特性を得るために最後にアニールステップが実行される場合、BPR の実装と裏面処理によって実行されます。 [4]

図 6 – ウェーハの裏面と表面に接続されたスケーリングされた FinFET を示す TEM 画像。

一部のチップメーカーは、裏面電力供給ネットワークの導入を公に発表しています。2nm以降のロジックICテクノロジーノード。 ナノシート トランジスタが普及し始めているのはこのときです。 ただし、この新しい配線技術は幅広いトランジスタ アーキテクチャに使用できます。imecのロードマップは、6T スタンダード セルにナノシート トランジスタを搭載した、先進技術ノードへの導入を予測しています。 BPR と組み合わせることで、標準セルの高さを 6T 未満にすることができます。

しかし、アプリケーション領域は単なる 2D シングルチップ IC の枠を超えており、IC の性能向上も期待されています。3D システムオンチップ (3D SOC)。 一部またはすべてのメモリ マクロが上部ダイに配置され、ロジックが下部ダイに配置される 3D-SOC 実装を想像してください。 技術面では、これは「ロジック ウェーハ」のアクティブな前面を「メモリ ウェーハ」のアクティブな前面に接合することによって実現できます。 この構成では、両方のウェーハの元の裏面が 3D-SOC システムの外側に存在します。 現在、「ロジック ウェーハ」の「空いている」裏面を利用して、電力を大量に消費するコア論理回路に電力を供給することを考えることができます。 これは、2D SOC に対して提案されているのと同じ方法で実現できます。 主な違いは、元のダミー ブランケット ウェーハ (ウェーハの薄化を可能にするために以前に導入されたもの) が、現在は 2 番目のアクティブ ウェーハ (この場合はメモリ ウェーハ) に置き換えられていることです。

図 7 – 裏面電力供給実装を備えた 3D-SOC の概略図。

このような設計はまだ実験的に実装されていませんが、IR ドロップの観点からの最初の評価は非常に心強いものです。 提案されたソリューションは次の基準で検証されました。メモリオンロジックアドバンスト ノード リサーチ プロセス デザイン キット (PDK) を使用したパーティション設計。 nTSV と BPR を使用した背面電力供給ネットワークの実装により、従来の前面電力供給と比較して、底部ダイの IR 降下が平均で 81 パーセント、平均で 77 パーセント削減され、ピーク時の IR 降下が 77 パーセント減少するという有望な結果が得られました。 これにより、裏面電源供給は、高度な CMOS ノードでの 3D IC 電源供給に最適になります。 [7]

2D デザインでも 3D デザインでも、ウェーハの空いている裏面潜在的にそうなる可能性があります他の機能にも拡張 I/O や ESD デバイスなどの特定のデバイスを背面に追加します。 たとえば、Imec は、裏面処理と、デカップリング コンデンサとして機能する 2.5D (つまり、柱状) 金属 - 絶縁体 - 金属コンデンサ (MIMCAP) の実装を組み合わせました。 2.5D MIMPCAP は静電容量密度を 4 ～ 5 倍に高め、IR 降下のさらなる改善を可能にします。 結果は、実験データで調整された IR ドロップ モデリング フレームワークから得られました。」